16-Bit Core Memory Cube (3D Koinzidenzspeicher)
16 Bit-Ebenen • 16.384 Ferritkerne • 1.024 Worte à 16-Bit
📐 Acorn Risc PC Slice-Mechanik & Gehäuse-Stacking
Inspiriert von der modularen Architektur des legendären Acorn Risc PC (Slices & Podules) und Großrechner-Racks basiert das gesamte System auf einem einheitlichen physischen Standard.
🏛️ Rollenteilung: Dipl.-Ing. (FH) Peter Prikasky vs. Ing. Christian Buchhas
Peter Prikasky: 16-Bit Relais-CPU (Gesamtarchitektur, ALU, Registerbänke, Relais-Sequenzer, Dioden-Mikroprogramm, 24V Relaistaktung, 1200-Baud Terminal, VHDL-Timing-Synthese).
Christian Buchhas: Autarke Labor-Workstation & Speicher-Ökosystem (16-Bit Magnetkernspeicher-Cube 1K×16 RAM mit 16.384 VEB-Gera Ringen, Controller-Baseboard mit Clack-Core-ROM & 10× 7-Segment, 40-Pin CLACK-BUS, 5 modulare Slices 220×120 mm für VGA, RTOS, Frontpanel & Oszi-Vektorgrafik).
Kein konkurrierender Relaiscomputer: Christian baut das Speicher-, Bedien-, Anzeige- und Diagnose-Dock für Peters Relais-CPU!
Christian Buchhas: Autarke Labor-Workstation & Speicher-Ökosystem (16-Bit Magnetkernspeicher-Cube 1K×16 RAM mit 16.384 VEB-Gera Ringen, Controller-Baseboard mit Clack-Core-ROM & 10× 7-Segment, 40-Pin CLACK-BUS, 5 modulare Slices 220×120 mm für VGA, RTOS, Frontpanel & Oszi-Vektorgrafik).
Kein konkurrierender Relaiscomputer: Christian baut das Speicher-, Bedien-, Anzeige- und Diagnose-Dock für Peters Relais-CPU!
Einheitliches Platinen-Raster: Alle 5 Hauptplatinen (Controller Baseboard, Slice 1 VGA, Slice 2 XMC4500 RTOS, Slice 3 Frontpanel, Slice 5 Oszi-XY) messen exakt 220 × 120 mm und besitzen identische 4-Punkt M3-Bohrungen an den Koordinaten (10, 10), (210, 10), (10, 110) und (210, 110) mm.
| Mechanische Ebene | Abmessung (B×T×H) | Material & Konstruktion | Funktion & Montage |
|---|---|---|---|
| Core Cube Acrylhaube | 110 × 110 × 85 mm | Glasklares Acrylglas (Plexiglas) | Staub- & Berührungsschutz für 16.384 VEB-Gera Ferritkerne und Messing-Eckstäbe. |
| Controller Baseboard | 220 × 120 × 1,6 mm | FR4 (1 oz Cu), 4× M3 Standoffs | Träger des Core Cube, 3M ZIF Cartridge-Sockel, 10× 7-Segment Displays, Bus-Master. |
| Slices 1 bis 5 (Rack) | 220 × 120 mm je Slice | FR4 2-Layer, M3 Abstandsbolzen | Vertikale Sechskant-Distanzbolzen (25–35 mm) definieren den präzisen Lagenabstand. |
| 3D-Druck Gehäuseschalen | 230 × 130 × 35 mm je Slice | Anycubic M7 Pro (SLA High-Detail) | Bodenwanne, Seitenteile mit Acorn-Kühlrippen, Frontblenden mit beschrifteten Buchsen. |
Fluchtender Schacht-Durchbruch: An der Koordinate X = 206,0 mm, Y = 60,0 mm besitzen alle Platinen und Gehäusewannen eine durchgehende Öffnung, durch welche der 40-polige Bus vertikal hindurchgeschleift wird.
🔌 40-Pin CLACK-BUS Interconnect & Kopplungsmethoden
Die elektrische Kopplung erfolgt über den 40-Pin HARTING CLACK-BUS. Der Footprint (2×20 Pins, 2,54 mm Raster, 1,0 mm Bohrung) ist auf allen Platinen an identischer Position platziert und unterstützt zwei erprobte Verbindungsmethoden:
Methode A: Flachband-Kabelstrang (Daisy-Chain)
• Bauteil: HARTING 40-Pin Wannenstecker mit Auswerfern (
• Bus-Kabel: 40-poliges Flachbandkabel mit mehreren aufgepressten IDC-Buchsen (Daisy-Chain).
• Vorteil: Maximale Flexibilität im Labor. Platinenabstände sind flexibel; Slices können zur Fehlersuche herausgezogen und auf der Werkbank gemessen werden.
617-09-18-540-6904) auf jedem Board nach oben gelötet.• Bus-Kabel: 40-poliges Flachbandkabel mit mehreren aufgepressten IDC-Buchsen (Daisy-Chain).
• Vorteil: Maximale Flexibilität im Labor. Platinenabstände sind flexibel; Slices können zur Fehlersuche herausgezogen und auf der Werkbank gemessen werden.
Methode B: PC/104 Pass-Through Stacking
• Bauteil: 40-Pin Präzisions-Stacking-Buchsenleiste mit langen Anschlussstiften (Long Tails, z. B. Samtec ESQ / Mill-Max).
• Kopplung: Die Buchse schaut nach oben, die langen Pins ragen nach unten durch die Platine und stecken direkt in das darunterliegende Slice.
• Vorteil: Völlig kabellos, ultrakompakt und aufgeräumt im geschlossenen Gehäuseturm.
• Kopplung: Die Buchse schaut nach oben, die langen Pins ragen nach unten durch die Platine und stecken direkt in das darunterliegende Slice.
• Vorteil: Völlig kabellos, ultrakompakt und aufgeräumt im geschlossenen Gehäuseturm.
Bus-Pufferung: Jedes Slice entkoppelt seine lokalen Baugruppen mit zwei 74HCT541 Oktal-Bustreibern. Dadurch wird der 16-Bit-Bus nicht unzulässig kapazitiv belastet und Störimpulse werden eliminiert.
DE10-Lite FPGA & Sound-Architektur (Peters MAX 10 Kopplung):
Auf Slice 1 (Video & Konsole) stellt der 10-Pin Header
Auf Slice 1 (Video & Konsole) stellt der 10-Pin Header
J5 eine direkte Punkt-zu-Punkt-Verbindung zu Peters Terasic DE10-Lite (Intel MAX 10 FPGA) her. Das FPGA agiert als autonomer Video- und Sound-Koproprozessor:
- Entlastung der Relais-CPU: Bei einem Relaistakt von ~10–50 Hz können Relais physikalisch keine Audio- und 25 MHz VGA-Frequenzen schalten. Die Relais-CPU schreibt lediglich Steuerbefehle (Noten, Register, Farbindizes) über den Bus, während das DE10-Lite das flimmerfreie 60 Hz VGA-Timing und die Audiosynthese in Hardware ausführt.
- Yamaha YM2149 / AY-3-8910 Soundgenerator: Der im FPGA synthetisierte 3-Kanal-PSG-Chip erzeugt polyphone Chiptunes (3 Rechteck-Tongeneratoren, 1 Rausch-Kanal, Hardware-Hüllkurven) sowie einen 1-Bit Relais-Klick-Modus zur akustischen Emulation historischer Zuse- und Mainframe-Schaltwerke.
- Analoge Ausgangsstufe (J3): Vor der 3,5 mm Stereo-Klinkenbuchse dämpft ein passives RC-Glied 1. Ordnung (1 kΩ / 10 nF, Grenzfrequenz 15,9 kHz) hochfrequente FPGA-Taktartefakte, während 10 µF Koppelkondensatoren und 47 kΩ Bleeder für Gleichspannungsfreiheit sorgen.
📋 Standardisierte 40-Pin CLACK-BUS Signalbelegung
Alle Slices und das Controller Baseboard nutzen eine einheitliche 40-polige Steckerbelegung (2×20 Pins):
| Pin-Nr. | Signalname | Richtung / Typ | Elektrische Funktion & Beschreibung |
|---|---|---|---|
| 1 – 16 | D0 .. D15 | Bidirektional (74HCT541) | 16-Bit paralleler Datenbus (Relais-CPU, Kernspeicher, VGA, RTOS). |
| 17 – 32 | A0 .. A15 | Eingang / Ausgang | 16-Bit Adressbus (64K Adressraum für RAM, ROM und Peripherie). |
| 33 | R/W_n | Steuersignal (TTL) | Lese-/Schreibsignal (High = Read, Low = Write ins Kern-RAM/Slice). |
| 34 | CLACK_STROBE | Takt / Flanke | Gültigkeitstakt für Bus-Transfers (Relais-Sequenzer / FPGA Master). |
| 35 | READY_WAIT | Open-Drain / Pull-Up | Handshake-Leitung: Verzögert den Buszyklus bei langsamen Zyklen. |
| 36 | RESET_n | Aktiv Low | Systemweiter Hardware-Reset (Frontpanel & Watchdog-Steuerung). |
| 37 | +5V_MAIN | Versorgung (2,5 A) | Hauptversorgung für Relais, 74HCT-Logik, Displays und Sensorik. |
| 38 | +3V3_LOGIC | Versorgung (1,0 A) | Versorgungszweig für FPGA-I/O, XMC4500 RTOS und Pegelwandler. |
| 39 | +24V_IND | Versorgung (2,0 A) | 24V Industrie-Spannungsschiene für SPS-I/O und Leistungsschaltstufen. |
| 40 | GND | Masse-Bezug | Zentraler Masse-Sternpunkt und Rückleiter für alle Bus-Signale. |
⚡ Leiterbahnen-Berechnung & HF-Wellenleiter (IPC-2152 & 2D-Laplace)
Alle Leiterbahnbreiten und HF-Wellenleiter wurden nach IPC-2152 (thermische Stromtragfähigkeit, 1 oz / 35 µm Cu, Außenlage, ΔT = 10°C) dimensioniert und durch das physikalische Audit von Gemini 4 High mit einem 2D-Laplace-Feldlöser (Finite Differenzen) numerisch verifiziert:
| Signalpfad / Netzklasse | Nennstrom | Min. Breite (Norm) | Gewählt im Layout | IR-Drop (pro 10 cm) | Audit-Befund |
|---|---|---|---|---|---|
| Logik & CLACK-BUS | 50 mA | 0,01 mm | 0,20 – 0,25 mm (8–10 mil) | 12,3 mV / 10 cm | Optimal dimensioniert |
| Kernspeicher X/Y Halbauswahl | 350 mA (Peak) | 0,07 mm | 0,50 mm (20 mil) | 34,4 mV / 10 cm | Gepulst (Duty < 1%), ΔT < 0,1°C |
| Kern-Inhibit & Sense-Steering | 350 mA / mV | 0,07 mm | 0,35 – 0,50 mm | 36,9 mV / 10 cm | Sense 45° schirmt Übersprechen |
| 24V Industrie SPS-Kanal | 500 mA | 0,12 mm | 0,30 mm (12 mil) | 82,0 mV / 10 cm | Optokoppler ILQ620 getrennt |
| 3.3V FPGA / RTOS Ast | 1,0 A | 0,30 mm | 1,20 mm (47 mil) | 41,0 mV / 10 cm | Störsicher gegen Transienten |
| 5V Haupt-Versorgungstrunk | 2,5 A | 1,06 mm | 1,75 – 2,50 mm (Vollkupfer) | 61,5 – 70,4 mV / 10 cm | Robuste Stromschienen |
| 24V Industrie Power Bus | 2,0 A | 0,78 mm | 1,30 mm (51 mil) | 69,2 – 75,8 mV / 10 cm | Sicherheitsabstände eingehalten |
Gemini 2D-Laplace-Feldlöser (verify_fast_fd2d.py):
Für die 75 Ω Video-Wellenleiter (VGA / Composite) wurde eine Coplanar Waveguide mit Ground (CPW-G) Geometrie auf 2-Layer FR4 (H = 1,53 mm, εr = 4,5) berechnet: Leiterbahnbreite
Für die 75 Ω Video-Wellenleiter (VGA / Composite) wurde eine Coplanar Waveguide mit Ground (CPW-G) Geometrie auf 2-Layer FR4 (H = 1,53 mm, εr = 4,5) berechnet: Leiterbahnbreite
W = 0,50 mm (20 mil), Spaltmaß S = 0,35 mm (14 mil). Der Finite-Differenzen-Laplace-Solver bestätigt Z₀ = 73,2 Ω (Quasistatische TEM-Wellenanalyse).
Lumped-Element-Bedingung: Bei 25 MHz Pixeltakt beträgt die elektrische Wellenlänge auf FR4 $\lambda \approx 6\,\text{m}$. Die realen VGA-Leitungen auf Slice 1 sind maximal 3,8 cm lang ($l \ll \lambda / 10$). Damit arbeitet das System weit unterhalb der kritischen Reflexionsgrenze; der 75 Ω Serienabschluss dient dem perfekten Video-Dynamikumfang.
CLACK-BUS Terminierung: Anstelle starrer 33 Ω Serienwiderstände wird die Flankensteilheit am Intel MAX 10 FPGA auf Slow Slew Rate konfiguriert und alle Slices nutzen Schmitt-Trigger-Eingänge (74HCT14). Dies eliminiert Ringing und Reflexionen auf dem 220 mm Bus vollständig.
🛡️ Multi-LLM Hardware-Audit & Fertigungs-Status
Um maximale Zuverlässigkeit für Christians Labor-Workstation und Peters 16-Bit Relaiscomputer zu garantieren, wurden alle Platinen und physikalischen Berechnungen einem dreistufigen Multi-LLM Gegencheck (Claude Opus 5.5 High & Gemini 4 High) unterzogen.
1. Audit: Claude Opus 5.5 High — Initialer Platinen-Check & Formelbereinigung
• Aufdeckung alter Kurzschlüsse im Python-Routing-Generator und ungefüllter Masseflächen in frühen Gerber-Exports.
• Korrektur der IPC-Berechnung: Klarstellung, dass die alte Formel aus IPC-2221 stammte und durch IPC-2152 präzisiert werden muss.
• Richtigstellung der Kernspeicher-Ströme: 350 mA Halbströme (Koinzidenzprinzip) statt 700 mA Dauervollstrom.
• Korrektur der IPC-Berechnung: Klarstellung, dass die alte Formel aus IPC-2221 stammte und durch IPC-2152 präzisiert werden muss.
• Richtigstellung der Kernspeicher-Ströme: 350 mA Halbströme (Koinzidenzprinzip) statt 700 mA Dauervollstrom.
2. Audit: Gemini 4 High — Physik-Tiefenanalyse & 2D-Laplace-Feldlöser
• Numerischer Beweis der 75 Ω CPW-G Wellenleiter mittels Finite-Differenzen-Laplace-Solver (
• Transienten & Puls-Thermik: Bei 140 ms Zyklus und 500 ns Schaltpulsen liegt der Effektivstrom unter 50 mA — Erwärmung ΔT < 0,1°C.
• Bestätigung der Lumped-Element-Bedingung ($l = 3,8\,\text{cm} \ll \lambda/10$) für die VGA-Leitungen.
verify_fast_fd2d.py): Bestätigung von 73,2 Ω.• Transienten & Puls-Thermik: Bei 140 ms Zyklus und 500 ns Schaltpulsen liegt der Effektivstrom unter 50 mA — Erwärmung ΔT < 0,1°C.
• Bestätigung der Lumped-Element-Bedingung ($l = 3,8\,\text{cm} \ll \lambda/10$) für die VGA-Leitungen.
3. Audit: Claude Opus 5.5 High (Re-Audit) — Aufdeckung des Ein-Pad-Netze-Artefakts
• Das DRC-Paradoxon aufgedeckt: KiCad meldete 0 DRC-Fehler, weil 436 von 466 Pads isolierte Ein-Pad-Netze waren! Die Signalverdrahtung zwischen FPGA-Header, Treiberstufen und Buchsen fehlte im Baseboard und in den Slices.
• SMD-Gehäusebedarf: TI THS7314 und LMH6642 existieren nur als SOIC-8 (SMD).
• RS-485 Pinout: SN65HVD11P Pins 6 (A) und 7 (B) waren im Skript vertauscht.
• SMD-Gehäusebedarf: TI THS7314 und LMH6642 existieren nur als SOIC-8 (SMD).
• RS-485 Pinout: SN65HVD11P Pins 6 (A) und 7 (B) waren im Skript vertauscht.
4. Phase: Echte KiCad 9 Schaltpläne (.kicad_sch), Netzlisten-Synthese & SMD-Zulassung
• Echte `.kicad_sch` Schaltpläne generiert: Vollständige KiCad 9 Schaltpläne für alle 5 Slices und das Baseboard generiert und verlinkt.
• Ein-Pad-Netze beseitigt: Hundertfache funktionale Bus- und Signalverdrahtung (Baseboard: 314 Pads, Frontpanel: 250 Pads, Video: 168 Pads, Oszi: 156 Pads, RTOS: 147 Pads).
• Direktive 13.5 (Entscheid Christian Buchhas): SOIC-8 SMD (1,27 mm Pitch), SOT-23 und 0805 Passiva sind für HF-Video (THS7314) und schnelle OPVs (LMH6642, OPA2134) offiziell freigegeben („Ich werde es überleben“). Handlöten im Wiener Labor.
• Ein-Pad-Netze beseitigt: Hundertfache funktionale Bus- und Signalverdrahtung (Baseboard: 314 Pads, Frontpanel: 250 Pads, Video: 168 Pads, Oszi: 156 Pads, RTOS: 147 Pads).
• Direktive 13.5 (Entscheid Christian Buchhas): SOIC-8 SMD (1,27 mm Pitch), SOT-23 und 0805 Passiva sind für HF-Video (THS7314) und schnelle OPVs (LMH6642, OPA2134) offiziell freigegeben („Ich werde es überleben“). Handlöten im Wiener Labor.
📊 Verifizierter Fertigungsstatus aller 7 Baugruppen
| Platine / Baugruppe | Pads verdrahtet | Schaltplan (.kicad_sch) | Gehäuse-Form | Fertigungs-Status |
|---|---|---|---|---|
| 01 Core Plane 32×32 | 260 Pads | Nativ Fädelmatrix | 100% THT | FREIGEGEBEN (Fädelträger) |
| 02 Controller Baseboard | 314 Pads | controller_baseboard.kicad_sch | 100% THT | FREIGEGEBEN (Netze verifiziert) |
| 03 Clack-Core-ROM Cartridge | 44 Pads | Nativ Fädelmatrix | 100% THT | FREIGEGEBEN (Fädel-ROM) |
| 04 Slice 1: Video, Audio & Console | 168 Pads | dock_vga_console_slice.kicad_sch | THT + SOIC-8 (THS7316, Dir. 13.5) | FREIGEGEBEN (DE10 Kopplung, YM2149 Sound, 75Ω VGA) |
| 05 Slice 2: RTOS & Industrie | 147 Pads | dock_xmc4500_io_slice.kicad_sch | 100% THT | FREIGEGEBEN (RS-485 Pin-Fix A=6/B=7) |
| 06 Slice 3: Blinkenlights | 250 Pads | dock_frontpanel_slice.kicad_sch | 100% THT | FREIGEGEBEN (32 Sw, 38 LEDs, 74HCT) |
| 07 Slice 5: Oszi Vektorgrafik | 156 Pads | dock_oszi_slice.kicad_sch | THT + SOIC-8 (LMH/OPA, Dir. 13.5) | FREIGEGEBEN (Dual 12-Bit R-2R DAC) |
Verifizierte Schaltpläne & Netzlisten: Sämtliche Baugruppen verfügen über vollständige KiCad 9 Schaltpläne (
.kicad_sch) und bidirektionale Signalnetze. Unterflur-Dock und Core-Cube sind bereit für die Bestückung im Labor.
📐 KiCad 9 Schaltpläne, PCB-Leiterbahnpläne & IPC-D-356 Netzlisten
Alle 7 Baugruppen des Relaiscomputer-Ökosystems sind als vollständige Vektor-Schaltpläne und PCB-Leiterbahnpläne im Browser anzeigbar und als druckfertige PDFs downloadbar:
📦 KiCad 9 Komplett-Paket & Dokumentation
Enthält alle 7 Schaltpläne, Platinenlayouts, Vektor-PDFs und IPC-D-356 Netzlisten.
| Baugruppe / Platine | Netze / Pads | Im Browser ansehen (SVG) | PDF & CAD Downloads |
|---|---|---|---|
| 01 Core Plane 32×32 1.024 Kerne, 45° Sense-Loop |
260 Netze |
|
|
| 02 Controller Baseboard ZIF-40, 10x 7-Segment Master |
314 Pads |
|
|
| 03 Clack-Core-ROM Cartridge Handgewebter 40-Pin Fädel-ROM |
136 Netze |
|
|
| 04 Slice 1: Video, Audio & Console 12-Bit VGA, THS7316, YM2149 Sound (3.5mm Stereo), 4-Port USB Host, DE10-Lite |
168 Pads |
|
|
| 05 Slice 2: RTOS & Industrie XMC4500, 4x 24V SPS, RS-485 |
147 Pads |
|
|
| 06 Slice 3: Blinkenlights PDP-11 Stil, 32 Schalter, 38 LEDs |
250 Pads |
|
|
| 07 Slice 5: Oszi Vektorgrafik Dual 12-Bit DAC, Prelltimer, BNC |
156 Pads |
|
Industrie-Qualitätsstandard: Sämtliche Pläne wurden aus den physisch verifizierten KiCad 9 Quelldateien kompiliert. Die IPC-D-356 Netzlisten entsprechen dem Standard der Leiterplattenfertigung für automatische Flying-Probe E-Tester.
🔬 SPICE & Physikalische Schaltungssimulation (ngspice 45.2)
Gemäß Direktive 1.7 (Absatz Fehler H) wurden alle kritischen analogen und getakteten Teilschaltungen des Workstation-Ökosystems und des Ringkernspeichers einer numerischen Transienten- und AC-Simulation mit ngspice 45.2 unterzogen:
🎬 3D-Explosionsmontage & Systempräsentation (1080p 60fps)
Die offizielle Video-Systempräsentation für Dipl.-Ing. (FH) Peter Prikasky und Interessierte: Vollständige 3D-Explosion des 16-Bit Ferritkernspeicher-Würfels, des Controller-Baseboards mit 10× 7-Segment-Displays und der modularen Unterflur-Slices im Acorn Risc PC Formfaktor.
Master Release 1080p
Core Memory Cube & Slices Showcase Video
Dateigröße: 48,1 MB • Format: MP4 (H.264 / AAC High-Profile) • Dauer: 7 Szenen
Download-Hinweis für Peter: Das Video kann direkt im Browser abgespielt oder über den Download-Button zur lokalen Offline-Präsentation in voller 1080p-Qualität gespeichert werden.
📟 Clack OS v1.0 – Interaktives Monitor- & Betriebssystem
Clack OS ist das offizielle Arbeits- und Diagnose-Betriebssystem für den 16-Bit Relais-Computer von Dipl.-Ing. (FH) Peter Prikasky, entwickelt von Ing. Christian Buchhas als Kernkomponente des modularen Slice 1 Workstation Docks.
⚙️ Die Philosophie: Echtes Relais-Feeling
Benannt nach dem satten Klacken der elektromechanischen Relais bei 10–25 Hz. Clack OS steuert die CPU im Freilauf- oder Einzelschritt-Modus, liest den Clack-Core-ROM Boot-ROM aus und synchronisiert das akustische Klacken mit dem Yamaha YM2149 PSG-Synthesizer.
🔌 Modularer Eurocard 3U Standard
Slice 1: 12-Bit Analog VGA (THS7316), YM2149 Audio, 4-Port USB Host (Tastatur, Maus, Peripherie).
Slice 2: Industrie-I/O & XMC4500 RTOS Dock.
Slice 5: 2-Kanal Speicher-Oszilloskop (XY-Vektor- & Lissajous-Dock).
Erweiterbar: Wenn uns noch etwas einfällt, kommt einfach ein weiterer Slice auf den 40-Pin CLACK-Bus!
Slice 2: Industrie-I/O & XMC4500 RTOS Dock.
Slice 5: 2-Kanal Speicher-Oszilloskop (XY-Vektor- & Lissajous-Dock).
Erweiterbar: Wenn uns noch etwas einfällt, kommt einfach ein weiterer Slice auf den 40-Pin CLACK-Bus!
CLACK-OS-TERMINAL // 80x25 VGA // 640x480@60Hz
Frontschalter SW1:
CLACK OS v1.0 -- Dipl.-Ing. (FH) Peter Prikasky Relais-Computer
Entwickler Workstation Dock: Ing. Christian Buchhas
Bereit. Geben Sie HELP ein oder klicken Sie unten auf die Befehle.
CLACK>
CLACK>
📋 Befehlsreferenz Clack OS v1.0
| Befehl | Syntax | Rolle & Funktion | Hardware-Aktion |
|---|---|---|---|
| CHECK | CHECK [all|core|alu] | Vollständiger Boot-ROM Systemtest (POST). | Prüft Clack-Core-ROM Checksumme, taktet Relais-Register R0..R7, testet 64×64 Ferritkern-Page 0 und gibt YM2149 Audio-Chirp aus. |
| START | START <addr|prog> | Startet Programmausführung im Kernspeicher oder von SD. | Setzt den Programmzähler (PC) auf Startadresse, aktiviert Taktfreigabe und startet Relais. |
| RUN | RUN | Kontinuierlicher Relais-Freilauf. | Aktiviert den 25 Hz Taktgenerator für autonome Ausführung. |
| STEP | STEP [n] | Einzelschritt-Taktung. | Führt $n$ Relais-Zyklen einzeln aus. Optimal zur Signalvermessung mit Slice 2 Oszi. |
| HALT | HALT | Takt-Stopp / Pause. | Friert die Relaiszustände und Kernspeicher-Inhalte statisch ein. |
| DIR | DIR | Dateiverzeichnis. | Listet auf SD-Karte / XMC4500 hinterlegte Relaisprogramme auf. |
| LOAD | LOAD <name> [addr] | Programm in Ringkerne laden. | Überträgt Binärdatei über X/Y-Koinzidenztreiber in das 1K×16 Ferritkern-RAM. |
| PEEK / POKE | PEEK <a> / POKE <a> <v> | Speicherinspektion & -modifikation. | Direkter Lese-/Schreibzugriff auf einzelne 16-Bit Magnetkern-Wörter. |
| DUMP | DUMP <start> [len] | Hex/ASCII Speicherauszug. | Gibt Kernspeicherbereich formatiert auf dem 80×25 VGA-Bildschirm aus. |
Retro-Tipp: Schalten Sie mit den Schalter-Buttons oben zwischen P1-Grün, Amber-Bernstein und VGA Color um – genau so reagiert die Hardware-Umschaltung des Schiebeschalters SW1 auf der Slice-1-Frontplatte!